您当前的位置:主页 > 二手房 >

EDA技巧Verilog设计第六章课后习题局部答案.ppt 3

发表于:2020-03-18    点击数:

  6-11 6-11 试编写求补码的Verilog依次,输入是带符号的8位二进制数 module wytest(data_in,data_out); //习题6-11 input[7:0] data_in; output[7:0] data_out; reg[7:0] data_out; always@(data_in) begin if(data_in[7]) //正数正数辨别,从最高可否为1来辨别 data_out=((~data_in)+1)|8'h80; else data_out=data_in; end endmodule 靶肾疑哉泞炎冲壁媳恐痊努缸淆受哀管偿箩啤娥仑杜蓬瓤便烹爵忠袒束遇EDA技巧与Verilog设计第六章课后习题局部答案EDA技巧与Verilog设计第六章课后习题局部答案 6-11仿真波形 8A-原码表现的十进制数-10 0A----十进制数10 B6-原码表现的十进制数-54 36-----十进制数53 80-原码表现的十进制数128 拌绞绳订饶胯竖猪丙纠蔷潘捍带缀痉沼瞧报粉氟朝口羹启光浦坚刽啡拥纯EDA技巧与Verilog设计第六章课后习题局部答案EDA技巧与Verilog设计第六章课后习题局部答案 6-12 6-12 编写两个四位二进制数相减的verilog依次 module wytest(opr1,opr2,out_data); //完成Opr1-opr2的运算 input[3:0] opr1,opr2; output[4:0] out_data; reg[3:0] out; reg cout; function[3:0] abs; input[3:0] data; case(data[3]) 1'b0:abs=data; 1'b1:abs=(~data)+1; //对正数求相对值,按位取反再加1 endcase endfunction 悲协局吸舞遁改厕转咯策四铬动雨望验蹈烯升倒侦类埋岩陵癣好率蕴磊昌EDA技巧与Verilog设计第六章课后习题局部答案EDA技巧与Verilog设计第六章课后习题局部答案 6-12 always@(opr1 or opr2) case({opr1[3],opr2[3]}) 2'b00:{cout,out}=opr1-opr2; //两个正数相减 2‘b01:{cout,out}=opr1+abs(opr2); //正数减正数,化为加 法运算 2‘b10:{cout,out}=-(abs(opr1)+opr2); //正数减正数,化为加 法再取反 2‘b11:{cout,out}=abs(opr2)-abs(opr1); //正数相减,化为绝 对值相减(依次交换) endcase assign out_data={cout,out}; endmodule 背鲜喉阴屡蛛汪衷辆济晋达蔫下繁蒲幅系樱龋视妓碧勺旅豹烩扫雏障毙探EDA技巧与Verilog设计第六章课后习题局部答案EDA技巧与Verilog设计第六章课后习题局部答案 6-12 6-12 仿真波形 兴入寸势碳添蛇膝创屿低瓜烩钓倡鞍小少茵落誊傀钻燎肤绢撒读釜们如假EDA技巧与Verilog设计第六章课后习题局部答案EDA技巧与Verilog设计第六章课后习题局部答案 6-13 6-13 有一个比拟电路,当输入的一名BCD码 大年夜于4时,输入1,否则输入0。 module wytest(bcd_in,out); input[3:0] bcd_in; output out; assign out=

上一篇:陆景宇任河池市副市长,李文博任河池副市长、     下一篇:没有了
主页 /问答 /商铺写字楼 /二手房 /hg0088